ARM最近要求芯片制造商在制造Cortex单片架构服务器芯片时，增加更多内核和缓存。ARM希望通过升级ARMv7和未来的ARMv8中的片上（SoC）缓存和主内存控制器来与英特尔的x86架构在服务器市场的统治地位发起挑战。
ARM昨日在Linely Tech处理器大会上展示了最新的Corelink CCN-504缓存一致性技术，可以将4颗四核Cortex-A15处理器（8-16MB缓存）整合成一个处理网络。该处理网络是片上系统的中心，连接各个内核、缓存、主内存控制器以及位于处理器之外的外设控制器。
很多芯片制造商将采用升级后的Corelink缓存网络，用来连接内核上的控制器，甚至会有厂商用缓存一致性网络来将ARM处理器核心和GPU或其他协处理器连接成一个整体，在单一内核上实现混合处理。
这种CPU和GPU混合的异构计算将共享L3缓存，大幅减少了CPU和GPU之间数据交换，在未来的超级计算应用中将节省大量时间和能源。通过L3缓存整合CPU和GPU的方法被ARM称为big.LITTLE，当然，对于业界来说，这还只是一个非正式的代号。
ARM预计企业将对在SoC上整合DSP数字信号处理器和其他加速器有兴趣，其中一个有趣的实现是Adapteva开发的Epiphany RISC协处理器。想象一下吧，把两个四核ARM芯片和两个64核Epiphany协处理器整合到一个SoC上。
升级后的ARM缓存一致性网络把目前Cortex-A9架构技术支持的内核数量提高了一倍，同时兼容Cortex-A15设计以及其派生设计和明年即将发布的ARMv8设计。
Applied Micro Circuits非常有可能成为第一个生产ARMv8架构服务器芯片（X-Gene处理器）的厂商，但目前还不清楚Applied Micro是否采用Corelink整合内核与缓存。目前，存储芯片和阵列厂商LSI和ARM服务器芯片创业公司Calxeda（刚刚完成5500万美元第二轮融资）是首批获得新缓存电路授权的厂商。
新的ARM缓存控制器网络的带宽约1TB/秒，运行的时钟频率与CPU相同。总线位，采用Snoop目录技术最小化广播数据量，这也是实现L3缓存一致性的必要技术。
此外，ARM还提供了一个新的内存控制器——Corelink DMC-520，将与CCN-504协同工作。此类控制器支持DDR3、低电压DDR3和DDR4内存条。DDR4内存规范刚刚由JEDEC固态技术协会发布，额定电压为1.2伏，而不是DDR3的1.5或1.35伏，DDR4的内存容量为2-16Gb，预计2014年DDR4将逐步进入市场，2015年成为主流产品。
ARM表示CCN-504缓存一致性网络未来设计家族的一员，所以不用为ARM服务器芯片的可扩展性担忧。据悉，昨日ARM的顶级授权合作商已经拿到了CCN-504和DMC-502的设计。
利用人工智能神经网络技术已经能够合成几可乱真的深度伪造（Deepfake）视频，这使得未来的网络谣言传播和网络欺诈更加难以防范
本论文将围绕SDN安全评估框架——DELTA，探讨SDN网络的漏洞发现和处理的标准化和自动化。
企业员工对WiFi的依赖性越来越高，企业的安全边界和数据安全正在面临与日俱增的WiFi移动安全威胁
DDN很荣幸能与TACC保持多年的合作关系，这次Frontera采用了DDN业内领先的高性能计算存储解决方案，Frontera提供了总计38.7Pflops浮点运算的峰值性能。
从火星地表探险，到勘探火星内部大数据，人工智能和大数据存储分析系统在火星探测中发挥着越来越重要的作用。
针对不同类型的设备和使用场景，教育机构如何能够确保学生安全进入Wi-Fi网络并获得最佳质量的连接呢？
